在EC2 FPGA实例中使用自己的综合实现策略和约束条件
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【以下的问题经过翻译处理】 你好，
我正在使用aws-fpga vitis flow synth; 我想要将我的综合/实现策略及布局限制添加到package_kernel.tcl 中。
这是否可行？有任何范例吗？
例如，在aws-fpga上为此示例rtl_vadd添加用户综合限制？
https://github.com/Xilinx/Vitis_Accel_Examples/tree/f640bc8db1a9ffa8b09ae7b47ecca8b706132f75
谢谢
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【以下的回答经过翻译处理】 你应该可以为自定义策略和约束向v++传递标志。Xilinx在这里提供了文档：https://docs.xilinx.com/r/en-US/ug1393-vitis-application-acceleration/Managing-Vivado-Synthesis-and-Implementation-Results 在Vitis示例中，你应该能够将它们添加到VPP_FLAGS中。 如果这对你不起作用，请告诉我们。 -Deep
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