STA期间针对F1的问题

Question

【以下的问题经过翻译处理】 在实现F1实例的FPGA设计的STA检查过程中，我有几个问题。
在STA过程中，有一些违规点我无法理解。我上传了一张图片，以示例开始和结束点。
这个例子的点违反了保持时间。

FF的起始点在时钟DRCK（@ 3.125Mhz）上升时更新数据，

目标点在时钟TCK（@ 3.125Mhz）上升时更新数据。

我认为如果这两个FF有同步关系，则时钟关系应定义为同一时钟组。
但是我的时序报告表明这两个时钟组被定义为**时钟间**关系。 （我认为这会导致实现过程中的保持余量过高）
这意味着我可以自己将这些时钟设置为相同的时钟组吗？

Answer

【以下的回答经过翻译处理】 我们已经审核了定时路径并确认以下内容：

• 源和目的地之间显示的时序路径是一个真实的路径，不应视为CDC false\_path或multi\_cycle\_path。

• 目的地的时钟是由debug\_bridge\_0 IP的约束创建的，并且需要与定时路径中报告的源时钟进行定时。由于时钟分频电路是通过逻辑生成的，因此在IP中进行create\_generated\_clock约束。

• 保持违规由工具在路由过程中修复，但在放置期间不修复。 Vivado工具可能会在保持违规的情况下妥协TNS。因此，我们强烈建议基于路由的DCP进行保持时间分析。

• 如果设计在后路由中未能关闭定时（设置或保持），我们建议使用多个指令运行放置/路由和/或减少设计阻塞。此外，phys\_opt\_design有开关可在必要时帮助保持时序。

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