在HDK流程中复制SDAccel的时钟缩放

【以下的问题经过翻译处理】 你好，

我发现在SDAccel流程的末尾自动时钟缩放非常方便，因为它允许我们在不重新编译时使用设计，即使它们无法达到时序目标。

在HDK中有没有启用类似机制的方法？如果没有，最简单的复制方式是什么？

它不一定要自动化，通过OCL在运行时手动调整时钟频率也完全可以。

我能想到的最好的方式是使用Clocking Wizard，并通过OCL公开其AXI-Lite接口，并在我的CL模块的每个接口上添加CDC逻辑(例如AXI时钟转换器)。这种方式有意义吗？你觉得有没有更简单的替代方法？

谢谢，

Mikhail