在F1上饱和PCIe带宽需要多少个DRAM通道？

【以下的问题经过翻译处理】 我是一名图像处理研究者，在F1上使用Vitis加速一些应用程序。所有这些应用程序都将读取1920 x 1080 图像流，并写出1920 x 1080 图像。读取的总数据量将与写入的总数据量相同，并且图像将按光栅扫描顺序加载（每行一次）。这些应用程序很容易并行化，并且可以完全流水线化，因此在稳定状态下，它们可以每个周期接收新数据，并在每个周期写入已完成的数据。

我的理解是FPGA和其内存之间的连接是PCIe 3.0 x16，并且双向峰值带宽约为32 GB/秒（分别为写入和读取的16 GB/秒）。

从阅读其他问题/文档中我了解到，有四个DRAM通道，每个通道的峰值带宽为17 GB/秒（https://forums.aws.amazon.com/thread.jspa?threadID=269319）。

我是否正确理解了PCI和DRAM带宽？如果是这样，Vitis应用程序是否可以通过仅使用4个DRAM通道中的2个（一个用于读取，一个用于写入）来达到PCIe连接的峰值带宽？