All Content tagged with FPGA 开发

Accelerate your applications with FPGA technology

内容语言: 中文 (简体)

Select up to 5 tags to filter
排序方式 最新
6 条结果
【以下的问题经过翻译处理】 在sh_cl_apppf_irq_ack接口中,一个时钟周期内最多能够设置多少个位? 假设我在cl_sh_apppf_irq_req上发送了一个请求,要求在同一个时钟周期内处理两个中断。那么两个中断是否都会在稍后的同一个时钟周期内ack?或者它们总是一个接一个地被ack? 综上所述,一共有两个问题: - 在cl_sh_apppf_irq_req中,最多可以设置多少...
1
回答
0
点赞数
33
检视次数
profile picture
专家
已提问 1 年前
【以下的问题经过翻译处理】 如果我理解这个架构的话,我只能有16个中断[1]。这是正确的吗?对于我的当前项目,最好有128个以上的中断。有没有办法实现这一点?除了在主机/软件端聚合中断和增加检查之外。 [1]<https://github.com/aws/aws-fpga/blob/master/hdk/docs/AWS_Shell_Interface_Specification.md#inte...
1
回答
0
点赞数
12
检视次数
profile picture
专家
已提问 1 年前
【以下的问题经过翻译处理】 自某些较新版本开始,调用hdk\_setup.sh时会检查是否安装了补丁AR71715,如果没有则安装。 但是:在安装之后,hdk\_setup不再将已安装的版本识别为有效版本,即: ``` INFO: Setting up environment variables INFO: Base vivado version is Vivado v2018.2_AR717...
1
回答
0
点赞数
39
检视次数
profile picture
专家
已提问 1 年前
【以下的问题经过翻译处理】 我正在将Shell集成到一个已经大量使用脚本构建设计的项目中。所以我想从AWS TCL脚本中只选择相关的部分,将它们集成到我的项目中。 到目前为止,一切都很顺利,直到在实现阶段遇到以下错误: ``` Memory Core Error - [system_i/host/f1_inst/inst/gen_mem.sh_ddr_0/ddr_cores.DDR4_2] E...
1
回答
0
点赞数
32
检视次数
profile picture
专家
已提问 1 年前
【以下的问题经过翻译处理】 我在运行设计的测试时从DDR控制器中看到以下系统Verilog警告。程序包括以下目录和命令: 目录=aws-fpga/hdk/cl/developer\_designs/cl\_xxx/verif/scripts 命令=make TEST=<testname> 以下是警告。这会防止您稍后在F1实例上运行FPGA AMI映像吗? WARNING: [VRFC 10-...
1
回答
0
点赞数
17
检视次数
profile picture
专家
已提问 1 年前
【以下的问题经过翻译处理】 在实现F1实例的FPGA设计的STA检查过程中,我有几个问题。 在STA过程中,有一些违规点我无法理解。我上传了一张图片,以示例开始和结束点。 这个例子的点违反了保持时间。 FF的起始点在时钟DRCK(@ 3.125Mhz)上升时更新数据, 目标点在时钟TCK(@ 3.125Mhz)上升时更新数据。 我认为如果这两个FF有同步关系,则时钟关系应定义为同一时钟组。 ...
1
回答
0
点赞数
24
检视次数
profile picture
专家
已提问 1 年前
  • 1
  • 12 条/页